編譯器式程式，用於檢查 Verilog 源的常見設計錯誤。此工具可以幫助開始 Verilog 程式師誰不知道常見的設計陷阱和高級 Verilog 程式師誰想仔細檢查大型專案。
版本歷史記錄
- 版本 0.02 發佈於 2007-04-06
若干修復和更新 - 版本 0.02 發佈於 2007-04-06
軟體細節
- 軟體分類： 圖形應用 > 其他
- 發佈者： vdcheck.sf.net
- 軟體性質： 免費
- 價格： N/A
- 版本： 0.02
- 作業系統： windows
編譯器式程式，用於檢查 Verilog 源的常見設計錯誤。此工具可以幫助開始 Verilog 程式師誰不知道常見的設計陷阱和高級 Verilog 程式師誰想仔細檢查大型專案。