開發者 vdcheck.sf.net

編譯器式程式，用於檢查 Verilog 源的常見設計錯誤。此工具可以幫助開始 Verilog 程式師誰不知道常見的設計陷阱和高級 Verilog 程式師誰想仔細檢查大型專案。