SmGen 是 Verilog 的有限狀態機發生器。不過， 不是 Fsm 條目工具。輸入是行為一樣 Verilog。SmGen 從它生成基於 FSM 的合成設計。時鐘邊界由設計器顯式提供。
版本歷史記錄
- 版本 files 發佈於 2010-06-11
若干修復和更新 - 版本 N/A 發佈於 2010-06-11
軟體細節
- 軟體分類： 發展 > 其他
- 發佈者： smgenerator.sf.net
- 軟體性質： 免費
- 價格： N/A
- 版本： Array
- 作業系統： linux
SmGen 是 Verilog 的有限狀態機發生器。不過， 不是 Fsm 條目工具。輸入是行為一樣 Verilog。SmGen 從它生成基於 FSM 的合成設計。時鐘邊界由設計器顯式提供。