SmGen
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http://sourceforge.net/projects/smgenerator/files/smgen_0.1.tgz/download
關於 SmGen
SmGen 是 Verilog 的有限狀態機發生器。不過, 不是 Fsm 條目工具。輸入是行為一樣 Verilog。SmGen 從它生成基於 FSM 的合成設計。時鐘邊界由設計器顯式提供。
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